Angetrieben durch die zunehmende Erkenntnis der Verletzlichkeit von Infrastrukturen westlicher Industriegesellschaften hat sich das Bedürfnis nach mehr Sicherheit im öffentlichen Raum in den letzten Jahren deutlich erhöht. Viel Geld wird bereitgestellt, um auch mit technischen Maßnahmen den Grad an Prävention und Aufklärung zu verbessern. Dabei fällt der  Videoüberwachungstechnologie eine Schlüsselrolle zu, denn die visuelle Kontrolle und Aufzeichnung gefährdeter Bereiche hat ihre Wirksamkeit schon vielfach spektakulär unter Beweis gestellt. Innerhalb dieses Segments der Closed-Circuit-Television (CCTV) zählt vor allem die digitale Aufzeichnung zu den Wachstumstreibern, denn die klassischen analogen Videound Time-Lapse-Recorder werden zunehmend gegen digitale Mehr-Kanal-Systeme mit höchster Bildqualität ausgetauscht. Diese neue Generation von VCRs benötigt komplexe Controller zur Aufbereitung,Steuerung und Umwandlung der vielfachen Videoströme, Bausteine, wie sie von unserem Hersteller Techwell angeboten werden. Mit der Vorstellung seines neuen TW2880 ist nun erstmals ein 16-Kanal Controller mit HD-Fähigkeiten auf dem Markt.

TW2880
Der TW2880 ist ein 16-Kanal Video- und Grafik-Controller für Videoüberwachungsanwendungen, der gleichzeitig bis zu 20 Videofenster auf einem High-Definition (HD) 1080p Monitor darstellen kann.
Der Baustein verarbeitet 16 Live-Video-Eingänge in Standard-Auflösung (SD)
und gibt simultan 16 zwischengespeicherte Videostreams aus.

Die eingehenden Live- und Playback-Videos können skaliert werden, gemultiplext und de-interlaced und lassen sich auf 2 separaten Monitoren darstellen. Auf dem primären Haupt-Monitor mit maximaler Auflösung 1080p (1920 x 1080 Pixel) können gleichzeitig 20 Videokanäle oder 6 native VGAQuellen (640 x 480px) angezeigt werden.
Zudem verfügt der Controller über 4 analoge FBAS-Ausgänge für Spot-Monitore, die sich zur Anzeige von Live-Kameraquellen verwenden lassen. Zur Aufzeichnung von Videos unterstützt der TW2880 16-kanaliges Real-Time und Non- Real-Time Recording
mit flexibler Einstellung der Bildwiederholraten und Auflösungen mit 27 MHz, 54 MHz oder 108 MHz Taktrate sowie den Datenformaten BT.656, BT.1120 und BT.601.

Schlüsseleigenschaften des TW2880

Bildschirme & Anzeige:

• Kann bis zu 20 individuelle Kanäle anzeigen:
  16 Live-Kanäle + 4 Wiedergabekanäle oder 4 Live-Kanäle + 16 Wiedergabekanäle
• Unterstützt 2 Monitore
• Primäre Anzeige (HD 1080p max)
  HDMI, Analog RGB oder digitale RGB-Schnittstelle
  Eingebauter Video-Skalierer und 2D/3D De-Interlacer
  10-Layer Grafik-Overlay mit Triple Bitmap OSG-Fenster (16-bit)
• Sekundäre Anzeige:
  Analog RGB, S-Video oder FBAS-Schnittstelle
  3-Layer Grafik-Overlay SPOT-Anzeige
  4 FBAS-Ausgänge
• SPOT-Anzeige
  4 FBAS-Ausgänge

Aufzeichnung

• Maximal 16-Kanal Echtzeit-CIF oder D1-Aufzeichnung mit 54 MHz oder 108 MHz Taktrate.
• Bildformate BT.656, BT.601 und BT.1120
• Auflösungen: Voll D1, Halb D1 und CIF
• Programmierbare Bildwiederholraten von 1 bis 30 B / s
• Flexible Ausgabefunktionen
• Real-Time und Non Real-Time Aufzeichnung
• Aufzeichnung mit Bild- oder Halbbild-Multiplex:
  o D1 und QUAD-Modes (Auf Vollbild-Basis)
  o Half-D1 und CIF Modes (Auf Halbbild-Basis)
• Multi-Mode Aufzeichnung auf einem Aufzeichnungs-Ausgangsstream:
  o Mixed Frame-Switching Mode
  o Mixed Field-Switching Mode
• Eingebaute Bewegungserkennung und Kanal-ID-Encoder
• 3-Layer Grafik-Overlay

 Wiedergabe

• 16-Kanal Real-Time CIF- oder D1-Wiedergabe
• Digitale Formate BT.656, BT.601, BT.1120 und 16-bit RGB
• Unterstützt HD 720p/1080i Video über BT.1120-Schnittstelle
• Auto-Cropping und Strobe mit Kanal-ID-Decoder

Weitere Eigenschaften

• Dual SDRAM Speicher-Controller
• 8/16-bit Parallel Host Interface
• Möglichkeit zum Overlay von externem OSD via 24-bit digitaler RGB Eingangsschnittstelle 

Hoch auflösende Flachbildschirme für die Videoüberwachung 

Der große Markterfolg der hoch auflösenden Flachbildschirme in der Unterhaltungselektronik hat zu einem dramatischen Preisverfall diese Geräte geführt. Damit können heute Standard-Röhrenmonitore nicht nur kostenneutral durch HD-Flachbildschirme ersetzt werden, in vielen Fällen lässt sich auch dank höherer Auflösung und Größe die Zahl der Monitore verringern. Ein sehr angenehmer Effekt ist die geringe Tiefe der Displays und so brauchen sie deutlich weniger Platz als die alten „Röhrenmöbel“ und senken damit Installations- und Betriebskosten.
Mit Hilfe standardisierter Halterungen können sie sogar recht einfach zu größeren Einheiten als „video wall“ an der Wand montiert werden mit dem Ergebnis einer ervorragenden Ergonomie vor allem in umfangreichen Überwachungszentralen.

Mit dem TW2880 Controller können Anwender bis zu 20 Quellen auf einem 1920 x 1080p Bildschirm beobachten, wahlweise
16 Live- und 4 Playback-Quellen oder umgekehrt 4 Live- und 16 Playback-Quellen. Natürlich lässt sich jede Quelle selektieren
und auf volle Bildschirmgröße skalieren. Des Weiteren unterstützt der TW2880 folgende Multi-Kanal Anzeigekonfigurationen:

• 24-Kanal-Mode: 24 x (320x240) + 1 x VGA
• 16-Kanal-Mode: 16 x (480x270)
• 12-Kanal-Mode: 12 x (480x360)
• 9-Kanal-Mode: 9 x (640x360)
• 6-Kanal-Mode: 6 x VGA
• HD/VGA Mode: 1 x HD720p + 2 x VGA

Zudem ist es mit den High-Definition-Monitoren möglich, gleichzeitig Videoquellen und topografische Karten oder  Gebäudegrundrisse darzustellen, vorausgesetzt, das Video-Equipment ist dazu in der Lage.

Monitor-Ausgang lediglich eine FBAS-, evtl. zusätzlich eine VGA-Schnittstelle. Bei DVR-Systemen im unteren und mittleren Preissegment wird die Multi- Display- Funktionalität gewöhnlich durch entsprechende Video-Multiplexer / Displaycontroller ICs wie beispielsweise dem TW2835 realisiert, in einigen  Fällen auch durch einen einzigen 16-Kanal-Controller. Gemeinsam ist ihnen  aber das ausgabeseitige FBASBildformat mit 768 x 576 jeden einzelnen Kanal unabhängig von den anderen zu steuern und bearbeiten und damit bis zu 20 skalierbare Kamerabilder auf einem 1080p Monitor darzustellen. Wichtig dabei, dass die Skalierung für jede Quelle individuell und nicht auf dem virtuellen Gesamtbild erfolgt, womit sich Skalierungs-Artefakte stark reduzieren lassen.

Eine weitere bemerkenswerte Eigenschaft ist die Möglichkeit zur Darstellung
von Bildinhalten auf 2 Monitoren. Der TW2880 kann die gleichen oder sich gegenseitig ausschließende Kameraquellen auf einem HD 1080p Monitor sowie auf einem VGA-Monitor ausgeben. Damit haben Anwender die flexible Möglichkeit, z.B. sehr wichtige Kameras auf einem großen HD-Monitor zu beobachten
und die Gesamtübersicht auf dem zweiten VGA-Bildschirm.

Neue Möglichkeiten bei 16-Kanal Aufzeichnung und -Wiedergabe

Neben den konventionellen Aufzeichnungs- und Wiedergabeformaten auf Basis einer 27 MHz-Taktrate unterstützt der TW2880 zusätzlich Formate mit 54 und 108MHz, was für die Implementierung vieler moderner Multi-Channel MPEG4- und H.264-Codecs obligatorisch ist. Jeder Aufzeichnungs- und Wiedergabe-Portdes TW2880 unterstützt mehrkanalige Frame-
Interleave-Formate auf Basis von 54 und 108 MHz Taktraten. Viele der genannten Decoder haben nur eine beschränkte Anzahl von I/OPorts und können daher ausschließlich durch das Frame-Interleaving mehrkanalig arbeiten.

Der TW2880 stellt dann eine ideale Brücke zwischen Videodecodern und den Video-Codecs dar, da sich mit den 4 Record- und 4 Playback-Ports insgesamt 16 Kanäle Echtzeit D1-Aufzeichnung realisieren lassen. Des Weiteren soll noch auf die Möglichkeit hingewiesen werden, den Record- und Playback- Port des TW2880 als 16-bit Port zu konfigurieren und damit BT.1120 zu nterstützen, ein Schnittstellenformat für High-Definition Video. Der TW2880 kann damit also auch in HD aufzeichnen und wiedergeben, dabei kann ein 16-bit Aufzeichnungs-Port einen HD-Frame aus 4 D1-Bildquellen oder 16 CIFQuellen zusammensetzen. Somit kann mit Einsatz eines Vollduplex HD H.264 Codecs ein TW2880 gleichzeitig und in Echtzeit 16
Videokanäle im CIF-Format aufzeichnen und wiedergeben.

Quelle:
TW2880 - Produkt Brief, Datenblatt, Applikationsnote von Techwell.

Das hoch auflösende Fernsehen HDTV scheint nun nach jahrelanger Verzögerung endlich Einzug in die Haushalte zu finden und die öffentlich-rechtlichen Sender starten nach aktueller Planung den HDTV-Regelbetrieb mit den olympischen Winterspielen 2010.
Die Investitionen in den Ausbau der Infrastruktur sind gewaltig, denn vom Bildaufnehmer bis zum Monitor müssen die  Gerätschaften HD-fähig werden. Der Konsument trägt dabei unmittelbar die Kosten für den hoch auflösenden Bildschirm und verlangt nun selbstverständlich Kinoqualität. Equipment, das sichtbar und objektiv diesen Anspruch genügt, wird er also bei seinen Kaufentscheidungen bevorzugen. Diesen Bedarf hat das Unternehmen Silicon Optix schon vor Längerem erkannt und Bildprozessoren entwickelt, die ganz entscheidend die Darstellungsqualität von HDTV-Videos verbessern. Dank der Aquisition des Unternehmens durch IDT können wir diese interessante Technologie nun unseren Kunden vorstellen.

Hollywood Quality Video (HQV)

Unter dem Markenzeichen HQV™ hat Silicon Optix ein Bündel von Bildbearbeitungsalgorithmen zusammengefasst und in reiswerte ICs der Reon-VX-Serie implementiert, die in ähnlicher Form auch in professionellem Studio-Equipment eingesetzt werden und eine erhebliche Verbesserung der Videoqualität ermöglichen. Dabei arbeiten die Algorithmen grundsätzlich auf Pixelebene, d.h. jeder Eingriff in das Bild erfolgt quasi „minimal invasiv“ und entsprechend dem lokalen Kontext.
Die beeindruckende Bildqualität ist schon vielfach ausgezeichnet worden, z.B. mit dem „Technical Emmy“ 2007 oder dem PerfectVision Editor‘s Choice Award. Hier nun eine Übersicht der wichtigsten Bearbeitungsverfahren.

Hollywood Quality Video - Beschreibung und Beispiele

1. Pixelweises De-Interlacing (Zeilenentflechtung) über 4 Halbbilder

Reon-VX bietet eine bewegungsadaptive HD Zeilenentflechtung über 4 Halbbilder und bietet damit die schärfsten und detailreichsten High-Definition 1080p-Vollbilder. Gutes De-Interlacing ist äußerst aufwändig, da die Halbbilder mit zeitlichem Versatz aufgezeichnet sind und daher unterschiedliche Objektpositionen bei Bewegung aufweisen. Die richtigen Positionen werden durch Analyse 4 aufeinander folgende Halbbilder rekonstruiert.

2. Umsetzung unterschiedlicher Bildwiederholfrequenzen

Aufzeichnungen auf klassischem Film liegen in der Regel mit einer Geschwindigkeit von 24 Bildern/s vor, während das Fernsehen mit einer Wiederholrate von 25 Bildern/s (50 Halbbilder/s) sendet (bzw. 30 Vollbilder bei NTSC). Zur Angleichung duplizieren die Sendeanstalten in regelmäßigen Intervallen Halbbilder des Ausgangsmaterials und erreichen so eine  Anpassung.

Bei NSTC entsteht damit eine sog. 2:3 Kadenz, d.h. auf 2 Halbbilder des ersten Frames folgen 3 Halbbilder des zweiten Frames etc. Bei der empfangsseitigen Umsetzung der Halbbildfolgen zu einem 1080p Vollbild müssen nun die eingeschobenen „Doubletten“ erkannt werden, da ansonsten 50% der Bildinformationen verloren gehen können. Mit den Reon-VX-Prozessoren ist genau das möglich und damit eine perfekte Rekonstruktion des Ausgangs-Filmmaterials zu 1080p Vollbildern.

3. Multidirektionale Diagonalfilter

Diagonalfilter bzw. Interpolatoren mit echter 10-Bit Auflösung sorgen für weiche Schrägen und Kanten und entfernen damit sog. Jaggies bzw. Treppenartefakte aus zeilenent flochtenen Bildern, ohne dabei das Material zu verwaschen.

4. Unterdrückung bzw. Reduktion des Bildrauschens

Sämtliche digitalen Videodaten sind heute komprimiert und erzeugen daher oft einen sogenannten Random- oder Mosquito-Noise. Die HQV™-Technologie wertet das Rauschen nach der Zeit und auf Basis einzelner Pixel aus.
Bei der Unterdrückung des Random Noise wird das Rauschen im statischen Bereich reduziert, indem verschiedene Halbbilder gleichzeitig betrachtet und Unterschiede zwischen den Halbbildern berücksichtigt werden.
Die Random- und Mosquito-Noise-Rauschunterdrückung beseitigt das Rauschen, das von Videokodierern verursacht wird. Das Ergebnis ist eine maximale Rauschunterdrückung bei optimaler Bildqualität.

Echte 10-bit Verabeitung
Skalierung bedeutet eine Vergrößerung oder Verkleinerung der Ausgangsauflösung auf die Zielauflösung des Displays. Mit einer Skalierung auf 1920 Pixel und dem Detail Enhancement werden aus einem SD-Ausgangsmaterial Bilder in HD-Qualität, gestochen scharf und mit einer größeren dynamischen Farbpalette, jedoch originalgetreu. Die Verarbeitung, Skalierung und Abtastung erfolgt mit 10 Bit pro Kanalbei einer Vollfarbverarbeitung von 4:4:4.

Simultane 2-Kanal-Bearbeitung (für PIP)

Die Reon-VX-Prozessoren verfügen über ausreichende Leistungsreserven, um gleichzeitig 2 Videos optimal zu bearbeiten und damit sind Picture-In-Picture-Anwendungen oder Split-Screen-Darstellungen ebenfalls möglich. 

eWARP VX Geometrie-Bearbeitung

Applikationen wie Beamer können mitunter nicht im optimalen Winkel zur Projektionsfläche positioniert werden - mit der Warpingtechnik der Reon-VX-Bausteine gelingt aber eine Kompensation der sonst entstehenden Abbildungsfehler.

Reon-VX Familie

Die Reon-VX-Videoprozessoren unterstützen eine ganze Reihe von Anwendungen, TFT-Panels beispielsweise oder Fernseher Bluray-Recorder oder hochwertige Beamer. Da jeweils nur unterschiedliche Sets von Algorithmen benötigt werden, bietet IDT ein ganzes Portfolio unterschiedlich ausgestatteter Reon-Prozessoren. Alle Typen sind in einem 27x27mm 580-Pin PBGA untergebracht und haben eine maximale Leistungsaufnahme von 4 Watt. Die obige Tabelle gibt einen Überblick.

Quelle:
ReonVX Product Briefs und Datenblätter, Applikationsnoten & White Paper von IDT, HQV-Webseite.

Gen2 PCIe Switches von PLX verfügen über integrierte Test- und Analysefunktionen

Die technologischen Möglichkeiten der Halbleiterfertigung geben es inzwischen her, komplexe PCI Express Bausteine wie  Switches und Bridges auf einem Dice zu integrieren. Quasi als Nebeneffekt steigen damit die Anforderungen an Test und Fehleranalyse der damit aufgebauten Systeme deutlich und es ist recht teures Equipment erforderlich, um funktionalen Problemen auf die Schliche zu kommen.

PLX als innovativer Hersteller von I/O-Connectivity-Silizium hat diesen Bedarf erkannt und eine neue Generation von PCIe-Switches entwickelt, die einen PCIe Packet-Generator und –Analyzer bereits „on-chip“ haben. Zusammen mit der neuen Entwicklungssoftware PEX Device Editor bieten sich dem Entwickler umfangreiche Analyse- und Monitoringfunktionen bis hinunter zur physikalischen Ebene.

Komplexe Systeme Anlass für die Implementierung derartiger Werkzeuge in seine Switches war für PLX natürlich die Notwendigkeit zum Test der innovativen, aber komplexen Produkte. Die Switches der PEX8000’er-Reihe haben bis zu 12 Ports und 48 Lanes und es gibt viele Szenarien, in denen Tests im System und unter voller Last aller Teilnehmer notwendig sind. Zu der Zeit, als PLX die Analysefunktionen in seine ICs einbaute war es nicht
möglich, mit kommerziell verfügbaren Messwerkzeugen die erforderliche Testabdeckung zu erreichen und so lösten die  implementierten Generator- Features ein drängendes Problem.

Möglichkeiten

PCI Express ist ein paket-basierendes Datenübertragungsprotokoll vergleichbar mit Ethernet (802.3) und stützt sich auf standardisierten Pakete wie beispielsweise „memory read“ oder „memory write“. Ein Paketgenerator muss über die Fähigkeit verfügen, jedes mögliche Datenmuster an Reads oder Writes zu generieren aber auch andere Paket-Typen wie messages oder completions.

Jedes Paket kann eine beliebige Ziel-Adresse haben (sequentiell oder zufällig erzeugt) mit einer Nutzlast (payload) variabler Länge zwischen 4 Byte und 2KByte. Über das Versenden von Paketen hinaus kann der Generator auch beliebige Datenpakete empfangen, wenn auch die Dateninhalte nicht gespeichert werden.

All diese Eigenschaften machen den PLX Packet Generator zu einem leistungsfähigen Instrument, das in den unterschiedlichsten PCIe-Systemen auf verschiedenste Weise eingesetzt werden kann.

Leistungsumfang

Paketgeneratoren wie der von PLX sind nützliche und flexible Werkzeuge, mit denen sich jede Art von Datenverkehr auf den PCIe- Verbindungen testen lassen, eingeschlossen „posted“, „non-posted“ oder „completion“-Pakete.
Dabei kann der Generator jeden PCIe-Link von x1 bei 2.5GT/s bis x16 bei 5GT/s in Sättigung fahren, also an die Grenze seiner Leistungsfähigkeit bringen und damit einen echten Stress-Test durchführen.

Dabei erlaubt der PLX-Generator dem Anwender, unterschiedlich lange Pakete „auf die Reise“ zu schicken und zu untersuchen, ob und wie der Hintergrundverkehr die Leistungsfähigkeit von Endpoints beeinträchtigt. Zudem kann mit verschiedenen Adressmustern wie „sequentiell“, „zufällig“ oder „non-aligned“ die Leistungsfähigkeit des Speicher-Controllers hinter einem Root-Complex quantifiziert werden. Auch Fehlersituationen können simuliert werden, indem der Generator gezielt fehlerhafte Pakte (poison packets) an ausgewählte Zieladressen sendet und prüft, wie die beteiligten Systemkomponenten einschließlich Software darauf reagieren.

Anwendung

Eine graphische Benutzerober Fläche unter Windows ermöglicht auf einfachste Weise den Gebrauch des Paketgenerators
(Siehe Abbildung 2). Wenn Windows auf dem Testsystem läuft, kann auch die Applikation dort zum Einsatz kommen, wenn nicht, lässt sich ein externer Rechner mit Windows und eine Verbindung mittels I2C-2-USB Adapter dazu verwenden. Die Anwendung ist Bestandteil des PLX-SDKs (ab Version V6.00) und auf der Webseite von PLX zum Download verfügbar.
Derzeit unterstützte Bausteine sind die Typen PEX8624, PEX8632 und PEX8648, zukünftige PCIe Gen2 Switches werden dieses Feature ebenfalls aufweisen.

Sobald nach der Installation Verbindung zwischen der Anwendung und dem Baustein bzw. RDK besteht, kann der Generator programmiert werden. Die aktuelle Version erlaubt die Vorgabe von „transaction layer packets“ (TLPs) als memory reads oder memory writes und die Einstellung der payload size, also die Anzahl der Bytes, die jeweils in ein Packet geschnürt werden. Zudem lässt sich natürlich Inhalt und Zieladresse der Pakete angeben.

Die maximale Übertragungsrate der Datenpakete wird durch das Einfügen von delay statements, also Verzögerungsbefehlen eingestellt. Mit der so entstehenden Liste von TLPs wird schließlich der Switch programmiert und der Anwender hat nun die Möglichkeit, die programmierten Transaktionen entweder einmalig oder als Schleife ablaufen zu lassen.

Wie es funktioniert

Der PLX-PCIe Switch des RDKs beinhaltet RAM zur Zwischenspeicherung eingehender TLPs. Zudem verfügt er über einen Steuerpfad, über den die Datenpakte durch den Baustein geroutet werden. Der Paketgenerator programmiert nun sowohl das RAM als auch den Steuerpfad und simuliert damit einen eingehenden TLP-Datenstrom, der vom Anwender bei Bedarf aktiviert werden kann. Da nur die auch im Standardbetrieb des Switches verfügbaren Ressourcen verwendet werden, ist die Anzahl individueller TLPsdurch die RAM-Kapazität auf 128 beschränkt. Allerdings erlauben Schleifen-Optionen das Erzeugen einer beliebigen Anzahl von TLPs einschließlich der Möglichkeit, einen PCIe Gen 2 Link mit 16 Lanes (x16) in beiden Richtungen in Sättigung zu fahren (jeweils 80 GBit/s). Diese Möglichkeit eröffnet sich allein durch den Umstand, dass der Paketgenerator quasi im Zentrum des Switches und damit des gesamten Datenpfades sitzt und damit in alle Richtungen reales Verkehrsaufkommen bis zur Belastungsgrenze generieren kann. Andere Implementierungen mit Adapterboards und separater Mimik sind zu einer solchen Performance kaum in der Lage. Natürlich kann der Generator auch TLP-Datenpakete in voller Geschwindigkeit empfangen und darauf mit entsprechenden Update FCS (Update Flow Control) und acknowledge DLLPs ACKs) reagieren. Das dient ausschließlich zu Analysezwecken und entsprechend werden die empfangenen TLPs gelöscht.

Analyzer

Zum Paketgenerator gehört fast zwangsläufig ein Analysewerkzeug, mit dem sich Informationen darüber visualisieren lassen, was in so einem Switch im Betrieb passiert. PLX bietet mit dem PLX Performance Monitor, ebenfalls Bestandteil des SDKs, ein solches Werkzeug, das recht intuitiv die Zustände einzelner Switchports graphisch anzeigt. Wenn gleichzeitig der Packet Generator läuft, zeigt der Analyzer ausschließlich den Upstream Port des verwendeten Switches und listet Anzahl und Typ (memory writes, memory reads, completions) empfangener und gesendeter TLPs auf, dazu die Zahl empfangener und gesendeter DLLPs.

Beispiel aus der realen Welt

Mit dem Paketgenerator ist es nun möglich, auch solche Teile einer Hardware zu simulieren, die noch nicht verfügbar oder in einem frühen Prototypenstadium sind. Im gezeigten Fall war das eine Fibre Channel RamDisk, die unter bestimmten  Systembedingungen die nahezu gesamte Übertragungskapazität in Anspruch nahm.

Für derartige Anwendungen gibt es in den PLX Switches Eigenschaften wie das Read Pacing, mit denen die Kapazität eines Switches besser an die angeschlossenen Endpoints aufteilen lässt. Um nun zu überprüfen, ob dieses Feature tatsächlich die Engpässe lösen könnte, wurde eine Testsystem entsprechend der Topologiein Abbildung 3 aufgebaut, anstelle der Ram-Disk aber der Packetgenerator des Switches verwendet und dessen Verhalten über eine geeignete Programmierung simuliert. Es konnte damit gezeigt werden, dass ohne Aktivierung von Read Pacing der Gigabit Ethernet Controller am gleichen Switch datenmäßig nahezu ausgetrocknet wurde, wenn heftiges Verkehrsaufkommen zur RamDisk auftrat. Mit Aktivierung der Read-Pacing-Funktion aber wurde die Switch-Kapaziät fairer auf die beiden Endpoints verteilt und so eine ausgewogene System-Performance erreicht. Damit bot die Implementierung des entsprechenden Switches einen objektivierbaren Vorteil für den Anwender.

Quelle:
Fachartikel von Jeff Dodson (PLX), Hardware Reference Manuals und Datasheets PEX8624 von PLX.

Ferraris-Stromzähler auf Basis des elektromechanischen Induktionsprinzips sind noch heute millionenfach in Haushalten installiert und werden erst nach und nach dank europaweiter Bestrebungen zur Senkung des Energieverbrauchs durch leistungsfähige elektronische Lösungen ersetzt. Teridian verfügt in diesem Bereich über das industrieweit umfangreichste Portfolio und jahrelange Erfahrung bei der kostengünstigen Entwicklung dieser Metering-Chips.

Quasi als Spin-Off der Mixed-Signal Metering-Technologie bietet Teridianauch eine Familie elektronischer Sicherungen für Industrieanlagen an, die dank eingebauter „Intelligenz“ fehlerhafte Betriebszustände angeschlossener Maschinen erkennen und rechtzeitig die Stromzufuhr
stoppen können.

Electronic Trip Unit

Die Familie der „electronic trip unit devices“ eignet sich für mehrphasige Schutzschalter, für Motor-Schutzschalter und andere Arten intelligenter Sicherheitseinrichtungen für elektrische Anlagen und Systeme. Basierend auf der durch Teridian patentierten Single-Converter-Technologie® beinhalten die Chips der 71M640X-Familie eine Implementierung zweier Funktionsblöcke:

Zur Überwachung und Steuerung der internen Prozesse sowie zur Kommunikation enthalten sie einen Standard-80515 CPUKern, daneben aber zur Berechnung und Verarbeitung der Messwerte eine 32-Bit Recheneinheit, die „compute engine“ (CE). Weiterhin enthalten die ICs einen 22-Bit Delta-Sigma-ADC, digitale Temperaturkompensation, eine präzise Spannungsreferenz, Timer, eine Echtzeit-Uhr (RTC) und UARTs zur seriellen Kommunikation.

Ausgerüstet mit einem internen digitalen di/dt-Integrator unterstützen die Bausteine zur Erfassung entweder Stromübertrager oder sog. Rogowski-Spulen auf einem oder auch allen Sensor-Eingängen und überwachen permanent Überstrombedingungen, den Schutzleiter-Ableitstrom und weitere Größen mit Relevanz für die Überwachung komplexer elektrischer Verbraucher.

Darüber hinaus können die Bausteine so konfiguriert werden, dass sie beliebige Schutzalgorithmen unterstützen, industrieweit standardisierte ebenso wie kundenspezifische Verfahren. Die nachfolgende Tabelle gibt einen Überblick des Portfolios:

71M6402

Der 71M6402 ist ein SoC für elektronische Auslöseeinheiten wie offene und hermetisch geschlossene Leistungs-Schutzschalter und andere Formen intelligenter Schalteinrichtungen. Die Messwerte gelangen über die Eingangspins und einen Multiplexer an den internen 22 Bit ADC. Insgesamt werden 5 Quellen digitalisiert – neben den 3 Stromeingängen ist dies die Null- Referenz und der interne Temperatursensor, der ebenfalls auf diese Weise erfasst wird. Daneben gibt es noch einen Reserve-Pfad, so dass der Multiplexer über insgesamt 6 Eingänge verfügt.

FIR-Filter

Integriert in den ADC und optimiert für den Einsatz im Multiplexer ist auch ein FIR-Filter , der dazu dient, die digitalen Ausgangswerte des ADCs auf die definierte Auflösung zu reduzieren. Nach jedem ADC-Zyklus werden die Ausgabewerte des Filters (Rohdaten) im Datenspeicher (CE Data RAM) der Recheneinheit zur weiteren Verarbeitung gespeichert. Je nach Stellung des Multiplexers werden unterschiedliche Lokationen beschrieben, so dass bereits hier wieder die Messwerte den einzelnen
Kanäle zugeordnet sind.

Computation Engine (CE)

Die Recheneinheit oder Computation Engine (CE) ist ein dedizierter, d.h. auf die Aufgabenstellung zugeschnittener 32-bit RISC Prozessor, der die nötigen Berechnungen vornehmen kann, um präzise Ergebnisse der Stromwerte zu erhalten.

Die Berechnungen der CE beinhalten auch die Skalierung der Meßwerte auf Basis der On-Chip-Temperatur sowie Kalibrierungsdaten und leisten somit eine Kompensation des Temperaturganges sowie  ingrenzung von Exemplarstreuungen.

Das Programm für die CE wird beim Booten des SoCs durch die 80515 CPU in das CE PRAM geschrieben und anschließend von der CE abgearbeitet. Bei jedem Durchgang des Multiplexers im Zustand 0 wird auch der CE-Code wieder von vorne ausgeführt. So existiert eine unmittelbare Synchronisierung zwischen Messwerterfassung und dem Messwert-Processing.

Referenzsystem

Teridian bietet ein funktionstüchtiges Referenzdesign an, das für den Schutz von Motoren konzipiert wurde, aber auch für andere Arten intelligenter Schutzschaltungen verwendet werden kann. Der eingesetzte Schlüsselbaustein 71M6402RD überwacht 3 interne Stromsensoren für Line, GFI (Ground Fault) und RCI (Residual Current) gemäß IEC 60947-2. Ein internes bistabiles Lastrelais erlaubt den Anschluss von Verbrauchern bis 10A Stromaufnahme.
Die galvanische Trennung von den Netzströmen erfolgt auf einer eigenen Leiterplatte und beinhaltet die Stromtrafos, das bistabile Trennrelais sowie die Spannungsversorgung für die ETU-Baugruppe.

Mit der mitgelieferten grafischen Bedienoberfläche als Windows-Anwendung (mit LabView RTEngine) und Verbindung zur Trip Unit über eine durch Optokoppler galvanisch getrennten USB-Verbindung kann das Referenzsystem sehr schnell in Betrieb genommen und auf die individuellen Vorgaben der Anlage parametrisiert werden.

Mit dem integrierten AC Last-Spannungs- Monitor kann die Trennung der Anlage bzw. des Motors vom Netz überwacht werden. Angezeigt wird das durch eine „Trip“-Leuchtdiode auf dem Front-Panel und der Zustand dieser LED ist auch über eine durch Optokoppler getrennte Schnittstelle verfügbar, um zentralisierte Überwachungen zu ermöglichen. Das Referenzsystem 71M6402RD bietet folgende Eigenschaften:

• Überwachung von Netzstrom, Schutzleiter-Fehlerstrom (GFI) und Motor-Fehlerstrom (RCI).
• Bistabiles Lastrelais zur Trennung im Fehlerfall.
• Programmierbare IEC60947-2 Lastkurve.
• Meßbereich Laststrom bis 10 A bei 10 mA minimaler Auflösung.
• Zeitliche Auflösung 10 ms im “Short Term Delay” und 100 ms im “Long Term Delay” Modus.
• Lastspannung-Monitor.
• Programmierbares Front-Panel LCD.
• Lastspannung Status “Trip” LED im Front-Panel.
• Front-Panel Menü-Buttons zur Konflguration.
• Optisch isolierte USB-Schnittstelle.
• Interne 110/220 VAC Stromversorgung.
• Gehäuse für Hutschienen-Montage Windows-Bedienoberfläche “Dashboard” zur Konfiguration und Statusanzeige

Quelle:
71M6406 Product Briefs, Applikationsnoten und weitere technische Dokumente der Firma Teridian Semiconductor.

Steigende Kosten bei ASIC- und FPGA-Entwicklungen sowie die Notwendigkeit zur permanenten Produktdifferenzierung zwingen die Elektronikindustrie, neue Lösungen im Bereich anwendungsspezifischer Hardware zu suchen. Gleichzeitig muss immer schneller auf neue Trends oder geänderte Standards reagiert werden und das gilt nicht nur für die Entwicklungsphase eines Produktes, sondern vielmehr über den gesamten Lebenszyklus.

Prozessoren bieten grundsätzlich die notwendige Flexibilität, können aber oft nicht die geforderte Echtzeitfähigkeit darstellen. FPGAs auf der anderen Seite sind durch massive Parallelisierung schnell genug, für viele Zielmärkte aber zu teuer und komplex
in ihrer Programmierung. In diese Lücke stößt nun das junge Halbleiterunternehmen XMOS, das mit seiner XCore Bausteinfamilie eine erste Realisierung von „Software Defined Silicon“ auf den Markt bringt.

Software Defined Silicon

Die Idee ist im Grunde recht einfach: Definiere so viele Funktionen wie möglich in Software, auch solche, die klassischerweise
in Hardware realisiert sind und lasse dies auf einer Anordnung von Prozessorkernen ablaufen. Jeder Task belegt einen Thread und 8 davon laufen in exaktem Zyklus auf einem Core. Eine gegenseitige Beeinflussung ist ausgeschlossen und so lässt sich bei der Entwicklung exakt vorhersagen, wie lange eine bestimmte Aktion dauern wird. Dieses hohe Maß an Determinismus ist die zentrale Schlüsseleigenschaft der SDS-Chips und versetzt Entwickler in die Lage, nicht nur Systemprozesse wie Protokollstacks, sondern auch Hardwareschnittstellen in einer gemeinsamen Umgebung zu definieren.

Der integrierte Hardware/Software Development-Flow basiert auf einem modifizierten C-Compiler namens XMOS-C (XC), letztlich eine C-Erweiterung, die den Zugriff und die Steuerung des Multi-Threadings und der I/O-Ressourcen ermöglicht. Die XCore-Engine wurde mit dem Ziel entwickelt, Echtzeitfähigkeit und niedrige HW-Kosten mit der Programmierbarkeit durch eine weit verbreitete Hochsprache zu kombinieren. Die Integration einer Pin-Steuerung und der Inter-Core-Kommunikation namens XLink erlaubt das Design kompletter Systeme mittels C-Programmen.

XMOS

Das Unternehmen XMOS wurde im Juli 2005 von einer Gruppe erfahrener Prozessorspezialisten gegründet, unter ihnen David May, ehemaliger Chef-Architekt von Inmos (Siehe „Von Inmos to XMOS“).

Die XMOS Unternehmens-Vision fordert nichts Geringeres als die Revolutionierung des Designprozesses elektronischer Systeme durch Realisierung des schnellsten denkbaren Entwicklungspfades.

Die in 2008 vorgestellte erste Lösung ist ein 4-Kern SDS mit 32 parallel laufenden Programmen im Anwendungsbereich „connectivity“, „media processing“, „computing“ sowie „sensing & control“ und einem Bausteinpreis von unter 10US$ bei großen Stückzahlen. Dies gilt für die Variante im 144-Pin BGAGehäuse (11 x 11 mm), die größere Version im 512-Pin BGA-Gehäuse (20 x 20 mm) liegt preislich etwas höher. Getaktet wird das IC mit 400 MHz (aus externen 20MHz) und die Leistungsaufnahme bei üblicher Belastung liegt bei etwa 200mW.

Die Entwicklungsumgebung, immerhin verfügbar für Windows-, Linux- und Mac- Betriebssysteme, ist gegen Registrierung kostenlos auf der Webseite von XMOS verfügbar. Nach XMOS-Angaben wird jedes funktionierende C-Programm in der XC-Umgebung und Einbindung der spezifischen XMOS Include-Bibliotheken problemlos compiliert. Passt der Code auf den Footprint des Chips, läuft er dort ab und der Baustein verhält sich vergleichbar dedizierter Hardware.

Kommunizierende sequentielle Prozesse

Die SDS-Architektur von XMOS basiert auf dem Ansatz der „communicating sequential processes“ (CSP), eine bereits in den 70’er Jahren von einem gewissen Herrn Tony Hoare an der Universität von Oxford entwickelten Prozessalgebra zur Beschreibung nebenläufiger Prozesse. Prozesse sind dabei durch Events und Operatoren bestimmt, also Ereignissen und Regeln. Operatoren wiederum sind aus Unterprozessen zusammengesetzt.

Wird ein Event kommuniziert, über den Prozesse verknüpft sind, werden die empfangenden Prozesse mit dem sendenden Prozess synchronisiert. Grundsätzlich erlaubt diese Art der Beschreibung und Modellierung einen vollständigen Determinismus und ermöglicht sogar die Verifizierung von Programmen im Hinblick auf Fehlerereignisse oder Deadlocks z.B. in  sicherheitsrelevanten Systemen der Luftfahrtindustrie.

Determinismus und Parallelisierung liefern beim XMOS-SDS die notwendige Echtzeitfähigkeit, um das Device als Hardware betrachten zu können. Der Code läuft auf 8 Threads je Kern und die einzelnen Threads können sich gegenseitig nicht im Sinne von Verzögerungen beeinflussen. Mit jedem Clockzyklus wird vom aktuellen auf den nächsten Thread geschalten und genau so wird der gesamte Prozesskontext mitsamt seinen Registerwerten und Variablen gewechselt.

Laufen weniger als 8 Threads je CPUKern, erhält jeder der aktiven Threads mehr Prozesszeit zur Verfügung gestellt. 4 aktive Threads z.B. laufen doppelt so häufig als 8 Threads. Ein Master-Thread kann zum „House-Keeping“ verwendet werden, beispielsweise zur Steuerung der Taktrate entsprechend des Nutzungsgrades der Software.

Entwicklungsumgebung

Wie schon erwähnt ist die gesamte Entwicklungsumgebung kostenlos von der XMOS-Webseite zu beziehen. Neben den sog. Desktop-Tools zur Installation auf dem eigenen PC oder Mac ist die IDE auch als Webversion verfügbar. Einmal registriert,
erhält man Zugang zu den Tools und Beispielprogrammen sowie zur Seite Xlinkers, der offiziellen XMOS Web-Community. Darin eine Unzahl von Projekten, Programmen sowie Code-Snippets aber auch Blogs mit Besprechung von Problemen und Lösungen, die einem das Leben als Entwickler leichter machen.

Hardwareseitig bietet XMOS derzeit 2 Evaluierungs- Boards auf Basis des XS1-G4 mit 256 I/Os - zum einen den XS1-G mit QVGA LCD und im schwarz glänzenden Gehäuse mit Anmutung eines Modder-PCs sowie das eher schlichte XC-1 im Labor-Look für 99US$ im Online-Store. Ab März wird innerhalb dieser Familie eine XC-2 mit einem Ethernet-Port und ein XC-2 mit deren zweien angeboten. Das schwarze XS1-G bietet natürlich die umfangreichere Ausstattung einschließlich LVDS-Schnittstellen, Audio I/O und Ethernet, einen Slot für SD-Cards und die auf Pfostenleisten herausgeführten XIO-Ports.

Im Auslieferungszustand sind bereits einige Beispielprogramme installiert, die über ein On-Screen-Menü und der Tastatur Tastatur gestartet werden können. Neben „Pong“und „Mandelbrot“ gibt es auch einen Audio Frequenzanalyzer, der den Audio-Eingang des Evalsystems in Echtzeit analysiert und als Frequenzdarstellung auf den Bildschirm bringt.

Ethernet AVB und XDK Kamera

Für seine Referenzanwendungen hat XMOS, ganz dem Zeitalter von YouTube und Google Video angepasst, kurze Videos aufgezeichnet und auf seine Webseite eingestellt. Eindrucksvoll die Anwendung XDKVideo, in dem eine Box eine Live-Kamera
erfasst und an 4 weitere Systeme über die XLink-Schnittstelle sendet. Ein weiteres Video zeigt die Implementierung des Ethernet AV (802.1as) Standards sowie EEE1722 und IEEE1588 als Ethernet AVB Demo. Damit können in bester Qualität zahlreiche Audioströme über lokale 802.3-Netze transportiert werden, ohne sich mit dem Overhead der VoIP-Protokolle wie SIP und dem TCP/IP Stack zu belasten. Die Referenz-Software ist als Source-Code ebenfalls frei auf der Webseite verfügbar
und kann daher beliebig in eigenen Projekten verwendet werden.

Quelle:
Webseite XMOS, XS1-G4 Produktbriefe und Applikationsnoten

Mit der zunehmenden Performance der Elektronik sind Taktsignale erforderlich, die besonders jitterarm, stabil, schnell und in vielen Fällen systemweit synchron sein müssen. Besonders gilt das für Telekommunikations- und Rechnerbaugruppen, auf denen heute ultraschnelle serielle Bussysteme sRIO oder PCI Express präzise Timing-Referenzen benötigen. Bei PCIe, nun in Generation 2, sind die Ansprüche besonders hoch, da gleichzeitig Spread-Spectrum- Modulation zur Erzielung niedriger Störabstrahlung erforderlich ist und damit ein systemweit phasenstarr gekoppelter Referenztakt eingesetzt werden muss, anderenfalls würden die Bitfehler eine zuverlässige Kommunikation unmöglich machen.

Schrittmacher mit 100MHz

Zur Vereinheitlichung und Sicherstellung geringsten Jitters definiert die PCIe-Spezifikation für die Clocksignale CML (current mode logic) als I/O-Technologie, also das gleiche stromgesteuerte, differentielle Übertragungsverfahren, wie es für die Datenleitungen Tx/Rx zum Einsatz kommt. Mitunter wird dafür synonym die Bezeichnung HCSL gebraucht, was für „host clock signal level“ steht. Der nominelle Spannungshub für jedes Signal beträgt 0.7 Volt und die Frequenz 100 MHz mit einer Genauigkeit von +/-300 ppm. Allerdings gibt es einige IC-Hersteller, die es aus Gründen vereinfachter interner Takterzeugung vorziehen, z.B. 125 MHz als Referenz zu wählen und damit werden beim Einsatz solcher Bausteine Taktumsetzungen notwendig.

Die Clocksignale REFCLK+/- dürfen wie die Datensignale nur als Punkt-zu-Punkt-Topologie verdrahtet werden, d.h. für jede Clock-Senke ist ein eigener Treiber notwendig. Wie auch die differentiellen Datenleitungen sind die Clockleitungen AC-gekoppelt, d.h. keramische Kondensatoren im Bereich von 10nF ..100nF sind nahe der Senke einzusetzen.

Weiterhin legt die PCIe-Spezifikation fest: Das Referenztakt Leitungspaar Ref-Clk+/- ist entsprechend bester Routing-Regeln („best practice“)als Punkt-zu-Punkt Verbindung zu jedem Verbindungspunkt der System-Baugruppe zu führen. Die Verteilung des Referenztaktes darf eine Differenzstrecke von 15 Inches (ca. 38 cm) nicht übersteigen und die Unterschiede der Verzögerungen zwischen Daten- und Taktleitung dürfen am Receiver nicht mehr als 10 ns betragen. Die Längendifferenz der differentiellen Tx+/-, Rx+/- bzw.   RefClk+/- Leitungen untereinander darf 0.005 Inch nicht übersteigen, entsprechend 0.127 mm.

Umfassendes Sortiment von IDT

1. Fan-Out Buffer

Die PCIe Fan-Out-Buffer von IDT isolieren den zentralen Systemtakt durch das buffern und herstellen vielfacher Kopien – alle Buffer liefern PCIe-konforme differentielle HCSLAusgangssignale. Das Portfolio der Taktgeber reicht von 4 bis 21 Ausgänge und viele der ICs sind im erweiterten Temperaturbereich (I-Grade) verfügbar. So zum Beispiel der ICS85104I, ein 1:4 Fan-Out-Buffer aus der Familie der HiPerClockS™ Taktbausteine im 20-poligen TSSOP-Gehäuse und I-Grade-Qualifizierung.

Der Baustein kann sowohl mit einem differentiellem HCSL-Eingangssignal gefüttert werden als auch mit einem Standard-CMOS oder TTL-Signal und liefert mit einer maximalen Durchlaufverzögerung von 3.2 ns 4 differentielle Ausgangssignale, die untereinander einen Skew von lediglich 100 ps aufweisen. Damit eignen sie sich besonders für den Anfang eines Clock-Trees in isolierten Systemen, also dort, wo nicht auf eine phasenstarre Verkopplung mit externen Referenztakten geachtet werden muss.

2. Zero-Delay Buffer

Zero-Delay- oder Null-Verzögerungs-Buffer beinhalten eine PLL (Phase-Locked-Loop), die das Eingangstaktsignal quasi regenerieren, um damit mehrere Ausgangskopien für eine entsprechende Anzahl Abnehmer zu erzeugen. Die Durchlaufverzögerung des Taktsignals durch den Baustein – nominell 0 – kann zusätzlich justiert werden, um damit auch noch Signallauf-Verzögerungen auf den Distributionsstrecken des Referenztakts auszugleichen. Das präzise ausrichten der Taktflanken ist auch äußerst hilfreich, um sog. Race-Bedingungen zu vermeiden. Diese treten vor allem in größeren Bau Baugruppen mit verteilten Funktionsblöcken auf, wenn Daten- und Taktsignale zeitlich so nahe beisammen liegen, dass metastabile Zustände entstehen können.

Das Angebot an Zero-Delay-Buffern (oder ZDBs) von IDT umfasst Bausteine mit bis zu 12 Ausgängen im kommerziellen und industriellen Temperaturbereich. So beispielsweise der ICS9DB401C mit 4 differentiellen Ausgängen, einen ZDB entsprechend der DB400 Version der 2.0 Yellow Cover Spezifikation. Er kann in PCs oder eingebetteten Systemen eingesetzt werden, liefert mit 50 ps einen sehr niedrigen Cycle-to-Cycle-Jitter, 100ps Skew zwischen den Ausgängen und ist PCIe Gen1 konform.
Der Baustein ist nicht auf die 100 MHz Standard-Frequenz beschränkt, sondern kann in einem Bereich von 50 ..200MHz eingesetzt werden (bis 400MHz im Bypass Mode). Dank seiner SMBus-Schnittstelle lässt er sich nahtlos in PC-Architekturen einbinden und über das BIOS oder Anwendungsprogramme parametrisieren, Ausgänge können beispielsweise abgeschaltet werden, um Funktionsgruppen zu deaktivieren oder es lassen sich die Spread-Spectrum-Einstellungen modifizieren.

3. Generatoren

Die Taktgeneratoren von IDT bieten den “Herzschlag”, also den zentralen Referenzclock für die PCI-Express Elemente eines Systems. Sie sind mit integrierten Oszillatoren ausgerüstet, die eine Verwendung preisgünstiger (Grundwellen-)Quarze mit 14.318 MHz bzw. 25 MHz erlauben. Alternativ können jeweils auch unsymmetrische Taktsignale mit den genannten Frequenzen eingespeist werden. Ob Quarz oder Eingangssignal, die Generatoren erzeugen daraus einen PCIe-konformen, differentiellen Referenz-Clock mit 100 MHz entsprechend den Jitter-Anforderungen nach Gen1 oder Gen2 (Gen1: 86 ps Peak to Peak / Gen 2: 3.1 ps Phasen-Jitter). Einige der Bausteine können auch andere Frequenzen ausgeben, wie sie von machen     FPGA- oder PHY-Herstellern verlangt werden, üblich sind hier 125 MHz und 250 MHz. Selbstverständlich verfügen die Taktgeneratoren zur Verbesserung der EMV-Verträglichkeit über Spread-Spectrum-Fähigkeiten, d.h. der Referenztakt kann in verschiedenen Stufen symmetrisch oder asymmetrisch moduliert werden.

Klassischer Vertreter dieser Bausteinklasse im IDT-Portfolio ist der ICS557-03, ein SS-fähiger Generator für PCIe- und Ethernet-Anwendungen im 16-poligen TSSOP-Gehäuse, 2 Taktausgängen und bewährt in unzähligen Implementierungen.
Die Auswahl der Ausgangsfrequenz (25, 100, 125 und 200 MHz) sowie SS-Modulation können über je 2 Pins recht simpel parametrisiert werden, dann sind noch ein Quarz und 2 Lastkondensatoren notwendig und schon ist der Baustein in Betrieb. Mit 80 ps Peak-to-Peak-Jitter und einem Skew von 50 ps zwischen den Ausgängen ist der Baustein PCIe Gen1-fähig und für unterschiedlichste Anwendungen geeignet. 

4. Jitter-Abschwächer

Ähnlich den Zero-Delay-Buffern verfügen auch die Jitter-Attenuators über eine integrierte PLL, allerdings mit einer unterschiedlichen Dimensionierung und dem Ziel, verrauschte bzw. verjitterte Referenztakte zu „reinigen“. Dies gelingt im Wesentlichen durch eine sehr enge Bandbreite der PLL im Bereich von 500 kHz bis 1 MHz, mit der zwar noch die üblichen 30 kHz-Modulation der Spread-Spectrum Signale „durchrutschen“, nicht aber höhere Störfrequenzen im Spektrum der Taktsignale. Ein Jitter-Abschwächer ist natürlich die „Ultima Ratio“ des Clock-Trees, nur ist es mitunter in realen Systemen nicht möglich, unmittelbaren Einfluss auf den Referenztakt zu nehmen, gleichzeitig aber eine phasenstarre Kopplung obligatorisch. Dieses Problem taucht z.B. in großen Backplane-Systemen auf, wo PCIe Switches für Up- und Downstream Ports einen verrasteten Clock benötigen. Die Jitter-Abschwächer von IDT können recht signifikante Verbesserungen erzielen (siehe Abbildung 8) und es gibt sie mit 2 bis 6 Ausgängen. Auch hier sind Bausteine mit I-Grade Qualifizierung verfügbar.

Beispiel für einen Jitter Attenuator ist der ICS874003I-02, ein Baustein im 20-poligen TSSOP-Gehäuse, I-Grade Qualifizierung und 3 differentiellen Taktausgängen. Der differentielle Takteingang unterstützt neben HCSL auch LVPECL, LVDS, LVHSTL und SSTL.

Das IC integriert die dritte Generation der IDT FemtoClock™ PLL-Technologie und kann mit seiner extrem niedrigen VCO-Bandbreite von 400kHz wirksam vor allem hochfrequente Jitter-Komponenten aus dem Referenztakt entfernen. Daher empfiehlt er sich besonders für Einsteckkarten größerer Systeme, wo die angelieferten Taktsignale schon eine längere Strecke zurücklegen mussten und daher einiges an „Rauschen“ eingefangen haben.

Quelle:
Flyer “PCIe Clocking Solutions”, Applikationsnoten und Datenblätter von IDT.

Mit dem Aufkommen generischer Multi-Core Prozessoren in den letzten Jahren und dem Versprechen größerer „Kerndichte“ in
zukünftigen Produkten taucht fast zwangsläufig die Frage auf, wie gut sich derartige CPUs für den Einsatz in Netzwerk-Equipment wie Routers eignen. Schließlich sind ja auch spezialisierte Netzwerkprozessoren nichts anderes als Multi-Core-CPUs, allerdings ausgestattet mit netzwerkspezifischem Instruktionssatz, Hardwarebeschleunigung und extrem schnellem Speicher. Dieser Aufwand zeigt sich natürlich in erhöhter Performance, allerdings um den Preis spezifischer Entwickler-Expertise und eingeschränkter Portierbarkeit. Viele Hersteller von Netzwerksystemen liebäugeln daher mit Plattformen, die möglicherweise nicht die absolute Spitzenperformance beim TCP-Durchsatz haben, dafür aber schnellere Entwicklungszyklen ermöglichen und weniger fokussiertes Entwicklerwissen benötigen. Cavium Networks hat auf diesen Trend reagiert und bringt nun mit seiner neuen Multi-Core MIPS64-Familie Octeon+ genau dieses auf den Markt: einen generischen Mehrkern-Prozessor mit bekannter Architektur und breiter Softwarebasis, ergänzt durch HWBeschleuniger zur Entlastung der Kerne in Sachen TCP/IP-Processing.

Octeon+

Die Single- und Dual-Core Prozessoren der CN50xx Familie bieten etwa doppelte Performance im Vergleich zu den marktführenden Octeon CN30xx-CPUs, und zwar bei vollständiger Pin- und Software-Kompatibilität. Vor allem in Tier-1 Netzwerk-Equipment werden diese Bausteine bevorzugt eingesetzt, wie beispielsweise PON/FTTX-Gateways, Enterprise-Router und –Switches, TM-Anwendungen,  802.11n WLAN-Accesspoints, VoIP Gateways, Control-Plane-Adapterkarten oder IP-Settop-Boxen, also Anwendungen, in denen Netzwerk- und Kommunikations- Protokolle bedient werden wollen und die hohe Flexibilität in Sachen Upgrades und neue Features verlangen. OEMHersteller in diesem Produktsegment verlangen höheren Datendurchsatz, da sich die Übertragungsbandbreiten auf den lokalen aber auch den Weitverkehrsnetzen kontinuierlich erhöhen. Zudem werden natürlich neue Funktionen nachgefragt, so dass z.B. Quality-Of-Service-Features oder Verschlüsselung in Hardware bei niedriger Leistungsaufnahme heute obligatorsich sind.

Die xPON/FTTx Gateways der nächsten Generation verwandeln sich immer mehr zu Service-Plattformen mit performanten WAN-Schnittstellen und ebenso schnellen LAN-Ports, von denen selbstverständlich verlangt wird, Triple-Play-Dienste zu bieten, also Sprach- und Videoübertragung, selbstverständlich mit Quality–of-Service, sowie den üblichen Datentransfer zum Surfen im Internet. Darüber hinaus sollten die Gateways auch über Storage-Fähigkeiten verfügen, um als NAS zu dienen und für die lokale Drahtlos-Anbindung einen 802.11n Accesspoint beinhalten.

Für Unternehmens und SME-Router werden zusätzlich zur Unterstützung hoher Übertragungsraten zunehmend auch Eigen-schaften wie L3-L7-Security, Firewall, VPN, IDP und Schutz vor Viren nachgefragt. Im Markt der drahtlosen Access-Points schreitet die Implementierung von 802.11n vorwärts mit der Folge eines erhöhten Bedarfs an Datendurchsatz, Sicherheits-
und QoSFeatures bei gleichzeitig sinkendem Leistungsbudget, um solche Einrichtungen auch über Power-Over-Ethernet
(PoE) versorgen zu können. Die neuen Single-Core und Dual-Core Prozessoren der Octeon plus CN50XX MIPS64 Familie adressieren diesen Bedarf ein einer skalierbaren Weise und bleiben dabei softwarekompatibel zum existierenden Octeon-Angebot.

OCTEON Plus CN50XX Embedded Prozessoren

Die Octeon CN50xx Familie besteht aus software- und pinkompatiblen Prozessoren mit einem oder 2 cnMIPS-Kernen (300 – 700MHz), integriertem 128 KByte L2-Cache und DDR2-Memory-Controller. Des Weiteren sind moderne Schnittstellen
wie USB 2.0, 3 x Gigabit Ethernet, TDM/PCM und PCI integriert. Zudem enthalten die Bausteine Hardwarebeschleuniger für
TCP-Paket-Verarbeitung mit Security- und QoS-Unterstützung sowohl auf der Seite eingehender als auch ausgehender Daten
(Ingress & Egress) und ermöglichen damit sehr leistungsfähige Video-, Sprach- und Datenverarbeitung. Die Controller der
CN50xx Familie bieten einen Datendurchsatz von 2 Gbit/s bei IP-Forwarding mit aktivierter NAT, 1 Gbit/s für VPNs, mehr als 350 Mbit/s bei WLAN 802.11n mit zustandsgesteuertem TCP und bis zu 40 MByte/s NAS-Performance in einem einzigen Chip und erreicht so ein führendes Preis/Leistungsverhältnis sowie Leistung je Watt.

Die CPU-Architektur basiert auf MIPS64 in Version 2 mit einer „dual-issue“, 5+ Stage-Pipeline, 90nm Technologie, Big- und Little-Endian-Support, einer ausgefeilten Branch-Prediction, 32kByte I-Cache, 16-KByte D-Cache, einer hoch leistungsfähigen, kohärenten Speicher-Schnittstelle und sehr differenziertem „conditional clocking“ zur Optimierung der Leistungsaufnahme.

Alle CN50XX-Prozessoren haben in Erweiterung der MIPS-Architektur integrierte Hardwarebeschleunigung zur Paketverarbeitung, Quality-Of-Service (QoS) sowie TCP und sind zudem mit optionaler Beschleunigung kryptographischer Funktionen einschließlich AES-GCM, SHA-2, RSA, DH und Unterstützung aufkommender Verschlüsselungsstandards für den Wireless-Bereich wie KASUMI und dem „storage data-at-rest“ Krypto-Standard AES-XTS ausgestattet.

Breite Softwareunterstützung

Da die MIPS-Architektur zu den Urgesteinen der Prozessortechnik zählt, existiert eine breite Softwareunterstützung am Markt. Cavium Networks selbst bietet ein SDK für SMP Linux 2.6 mit einer GNU-Toolchain, Debugger-Werkzeugen, Co-Prozessor-APIs und jede Menge Referenz-Software für Wired- und Wireless- Networking-Applikationen sowie Storage und MEMSService-Provider-Anwendungen.

Darüber hinaus werde die Single-Core und Dual-Core OCTEON MIPS64 Prozessoren von zahlreichen Partnerfirmen unterstützt, u.a. sind das Arada Systems, D2 Tech, Entropic, Jungo, Kaspersky, Teknovus, WLAN, HPNA, UWB und Video-Encode / Decode Provider.

Quelle:
Octeon+ Datenblätter, Produktbroschüren und Applikationsnoten der Firma Cavium Networks.

Dass Gyroskope hoch interessante Sensoren für ganz ungewöhnliche Anwendungen darstellen ist schon seit ihrem Einsatz als „künstlicher Horizont“ in der Luftfahrt bekannt. Erst mit der Implementierung als monolithische Halbleiterbausteine aber eröffnet sich ein Massenmarkt. Innovative Hersteller wie Invensense haben dies erkannt und die Integration in MEMS-Technologie konsequent betrieben. Lohn dafür ist der millionenfache Einsatz zur Bewegungserkennung in Spielkonsolen oder zur Bildstabilisierung in Digital-Kameras. Nun hat Invesense die Miniaturisierung ein Stück weiter getrieben und bietet eine neue Generation zweiachsiger Gyroskope mit erweiterten Features im 4 x 5 x 1.2 mm großen SMD-Gehäuse.

Vibrierende Masse

Gyroskope als Micro-Electro-Mechanical-Systems (MEMS) nutzen an ihrem Resonanzpunkt vibrierende Strukturen, um die Drehgeschwindigkeit aufgrund der dabei auftretenden Corioliskräfte zu messen. Auch die Invensense Gyroskope wie IDG-300 oder IDG-500 arbeiten so – sie nutzen zwei miteinander verbundene Prüfmassen und messen kapazitiv die minimalen  Auslenkungen der gesamten Ringstruktur. Die Prüfmassen werden dabei durch elektrostatische Aktoren unterhalb der Strukturen gegenphasig zum Schwingen angeregt. Zwei dieser Strukturen sind, um 90 Grad gegeneinander verdreht, in jedem
Chip integriert, so dass zwei Raumachsen damit gemessen werden können. Die Amplitude der mechanischen Schwingung wird dabei stets konstant gehalten, um die Empfindlichkeit über den gesamten Temperaturbereich zu erzielen. Ein integrierter Temperatursensor und Kalibrierdaten im eingebetteten EEPROM sorgen für die Kompensation und Einhaltung der spezifizierten Werte. Damit erübrigen sich externe Maßnahmen zur Kompensation und vor allem ist keine anwenderseitige Kalibrierung der Gyroskope notwendig.

Das „Spezielle“ am Invensense-Gyroskop ist das hohe Maß an Integration durch den sog. Nasiri-Prozess. Dabei wird die MEMSService-Gebilde auf dem Halbleiter-Plättchen mit der Ansteuer- und Auswerteelektronik aufgesetzt und damit ein Stapel gebildet. Verpackt in einem Wafer-Scale-Gehäuse entstehen so Zwei-Achsen-Gyroskope mit den Abmessungen 4 x 5 x 1.2 mm. Erstaunlicher noch als die geringe Größe ist die Schockfestigkeit dieser Bauelemente – Invensense gibt eine Belastungsgrenze von 10.000 g an, die die ICs schadlos überstehen.

Die Messgröße von Gyroskopen ist die Drehrate oder Winkelgeschwindigkeit, ausgedrückt in [°/sec] – die IDG-Familie von Invensense deckt dabei maximale Drehraten von etwa 40 … 2000 °/sec ab, je nach ausgewählter Type. Die 2000 °/sec entsprechen etwa 5.5 Umdrehungen pro Sekunde oder 330 Umdrehungen je Minute.

Neue IDG-Familie in kleinstemFormfaktor

Invensense hat vor kurzem seine neue Generation an Zwei-Achsen-Gyroskopen vorgestellt, alle sind nun im kleineren 4 x 5 x 1.2mm Gehäuse verpackt und weisen einen öheren Integrationsgrad der peripheren Elektronik auf. Die älteren Typen IDG-300 und IDG-1004 wurden auf EOL gesetzt und sollten nicht mehr in neue Designs eingeplant werden. Hier eine Übersicht der neuen Generation mit den wesentlichen Spezifikationen (siehe Tabelle unten):

Zusätzliche Ausgangsstufe

Die neuen Typen IDG-650 und IDG-500 verfügen nun über eine zusätzliche Ausgangsstufe für jede Achse und bieten damit unterschiedliche Empfindlichkeiten (bei entsprechend eingeschränktem Messbereich) je Achse. Für den IDG-500 bedeutet das z.B. eine Empfindlichkeit von 2 mV/°s und ein Messbereich von 500°/s für den normalen Ausgang und 9.1mV/°s bei einem Messbereich von 110 °/s am x4.5-Ausgang. Damit kann der Anwender eine Mimik schaffen, die sich für langsamere und schnellere Bewegungen einstellen lässt, ohne dabei in der anschließenden Digitalisierung Auflösungsverluste hinnehmen zu müssen. Die Ausgänge der „Gyros“ übrigens sind unabhängig von der Versorgungsspannung (nicht ratiometrisch) und die Drehrate errechnet sich recht einfach zu: (Gyro Ausgangsspannung – Gyro ZRO) / Empfindlichkeit, wobei die Zero-Rate-Out-Spannung ZRO nominell mit der Referenzspannung Vref gleichzusetzen ist.

Auto-Zero Funktion

Die Auto-Zero-Funktion (AZ) wird verwendet, um den Dynamikbereich des Gyros an den x4.5-Ausgängen zu erhöhen.
AZ hält den Zero-Rate-Ausgang des Gyroskopes nahe bei Vref und ermöglicht damit einen größeren Dynamikbereich des Nutzsignals. Typischerweise kann AZ unter der Bedingung initiiert werden, dass entweder das Gyroskop nicht in Bewegung ist oder sich mit bekannten Drehrate bewegt. Das Auto-Zeroing wird mit einer steigenden Signal-Flanke am AZ-Pin initiiert.
Maximal dauert es dann 7 ms, bis der Vorgang beendet ist, das beinhaltet das eigentliche Nullen der ZRO-Spannung sowie das Einschwingen des Low-Pass-Filters. Sollten externe LP-Filter mit Eckfrequenzen unter 200 Hz zum Einsatz kommen, dauert der Auto-Zero-Vorgang entsprechend länger.

Temperatur-Sensor

Die neuen Gyroskope verfügen nun auch über einen eingebauten Proportional-To-Absolute-Temperatur-Sensor (PTAT), dessen analoge Ausgangsspannung am Pin 23 herausgeführt ist. Bei Raumtemperatur liegt die Spannung bei etwa 1.25 Volt und steigt mit 4 mV/°C. Das Signal kann zur Kompensation des Temperaturgangs externer Schaltungen verwendet werden, für das Gyroskop selbst ist sie nicht notwendig.

Quelle:
Pressemeldung Invensense, IDG-500 Datenblatt sowie White Paper Invensense.

Die allgegenwärtigen Bewegungsmelder stellen eine inzwischen maturierte und baumarktkompatible Technologie dar. Sie dienen nicht allein der Gebäudesicherung, sondern beispielsweise auch zur Senkung des Energieverbrauchs durch intelligente Lichtsteuerung im Sinne eines „Smart Homes“ und dürften sich daher auch in Zukunft großer Beliebtheit erfreuen. Wenn auch der technologische „Clou“ in der Herstellung der pyroelektrischen Sensorelemente liegt, so sind doch zur Implementierungin Anwendungen möglichst flexible Controller notwendig. LSI/CSI hat bereits seit Mitte der 90’er Jahre kundenspezifische Bausteine für dieses PIR-Melder entwickelt und bietet inzwischen ausgereifte Standard-ICs.

PIR-Technologie

Die Passive-Infrared- oder PIR-Technologie ermöglicht auf kostengünstige Weise die sichere Erkennung infraroter Strahlungsquellen wie Mensch und Tier und hat daher millionenfach Einzug in Bewegungs-und Präsenzmeldern gehalten. Sie
basiert auf dem sog. pyroelektrischen Effekt oder pyroelektrischen Polarisation, eine Eigenschaft einiger piezoelektrischer Kristalle wie Turmalin, auf eine zeitliche Temperaturänderung mit Ladungstrennung zu reagieren. Sie detektieren also IR-Strahler nur dann, wenn sich diese bewegen und haben damit deutliche Vorteile gegenüber konkurrierenden Technologien wie Ultraschall oder Mikrowellen. Üblicherweise werden kommerzielle PIR-Sensoren als 2-fach oder sog. 4-fach-Elemente aufgebaut, um Fehlauslösungen durch Lichtänderungen auszuschließen. Durch Vorsetzen von Fresnel- Linsen im mechanischen Aufbau kann zudem der einfallende Strahlungspegel erhöht und das Nutzsignal damit gesteigert werden.

PIR-Sensoren brauchen Controller

Der Chip-Hersteller LSI Computer Systems (LSI/CSI) beschäftigt sich mit seiner Expertise für HV-CMOS-Prozesse schon seit mehr als einer Dekade mit Interface-Controllern für PIR-Sensoren. Nach ersten kundenspezifischen ASICImplementierungen war der LS6511N ein erster Standard-Controller mit Ansteuerung eines Triacs zur Lichtsteuerung.

Aktuell im Lieferprogramm ist der Controller LS6506R, der speziell zur Ansteuerung von Stromstoßrelais konzipiert wurde. Gegenüber Triacs können Relais natürlich auch andere als ohm’sche Lasten schalten, vor allem Heizung und Klimatisierung seien hier genannt. Dank dem Einsatz von Stromstoß- bzw. bistabiler Relaistechnik ist dabei der Eigenverbrauch der  Bewegungsmelder ebenso gering wie bei Triac-Lösungen. (Als LS6507R ist das IC auch für Triac-Ansteuerung erhältlich).

Vorteil Relais

Mit dem Schalten der Last über bistabile Relais gewinnt man erhebliche Flexibilität beim Einsatz des Melders. Nicht nur Klimaanlagen mit starken induktiven Komponenten lassen sich damit problem-los ein- und ausschalten, auch Neonröhren mit Kompensationsdrosseln oder Energiesparlampen reagieren mitunter empfindlich auf die zyklischen Unterbrechungen der Netzspannung bei Triac-Steuerung und brauchen daher eine zeitkontinuierliche Versorgung.

Auf der anderen Seite muss nun allerdings eine separate Gleichspannung für den Baustein bereit gestellt werden, was i.d.R. über eine Graetzbrücke mit Spannungsteiler und Siebung erfolgt. Der Versorgungsstrom fließt dann über Schutzerde ab und darf 500uArms nicht übersteigen. Zudem bedarf es natürlich bistabiler Relais, um den Eigenstromverbrauch niedrig zu halten,
und die sind gegenwärtig noch etwas teurer als klassische, monostabile Ausführungen.

Roadmap in Sachen PIR-Controller

Die weiteren Entwicklungen bei LSI in Sachen PIR-Controller betreffen vorrangig die Kostenoptimierung, die  Ansteuermöglichkeiten und die Verringerung des Eigenstromverbrauchs. So wird der LS6516 vor allem für den Einsatz sog. High-Intensity-Discharge Lampen (HID-Lampen) geeignet sein, einschließlich Quecksilberdampflampen, High- und Low-Pressure-Sodium Lampen (HPS) sowie Metalldampflampen, die alle eine besondere Vorwärmphase benötigen und daher entsprechende Controller zur Ansteuerung. Des Weiteren plant LSI eine besonders verbrauchsarme Weiterentwicklung des LS6506R mit einem maximalen Schutzleiter- Ableitstrom von lediglich 150uA.

Quelle:
Datenblatt LS6506R, White Paper LSI Computersystems